RISC-V на Микроэлектронике 2026: Школа молодых ученых
23 сентября, при поддержке Сбера прошла секция «Процессорные архитектуры, высокопроизводительные вычисления и системное ПО»
На секции был представлен ряд докладов по тематике RISC-V:
– Портирование RISC-V микроконтроллеров в операционную систему RIOT, Анастасия Сатина (НИУ ВШЭ (МИЭМ))
– Высокотоковый электронный регулятор на базе RISC-V микроконтроллера МИК32 Амур, Лев Шилов (АО «НПП «Исток» им. Шокина»)
– Добавление поддержки атомарных инструкций в RISC-V GPGPU Vortex, Шамиль Шаехмитов (СПбГУ)
– Реализация и сравнение различных видов BPU для микроконтроллера на архитектуре RISC-V, (дист.) Михаил Матвиенко (МФТИ)
– Автоматическая генерация универсальных декодеров RISC-V ISA на основе Unified Database, Степан Челомов (МФТИ)
– Инструмент Amphimixis для оценки готовности проектов к миграции на RISC-V с использованием LLM-агентов, Егор Бзычкин (СПбГУ)
– Построение проверяемой bootstrap-цепочки для архитектуры RISC-V, Виктор Тумилевич (НГУ)
– Масштабируемый учебно-исследовательский стенд удаленного доступа для исследования защищенного шлюза CAN – FD-Ethernet на базе архитектуры RISC-V и потоковой передачи телеметри, Михаил Везелев (НИУ ВШЭ)
– Технологии RISC-V: возможности для обучения, Александр Гаврилов (Альянс RISC-V)
«Мы видим, что RISC-V занял прочную позицию среди процессорных архитектур, причем, с каждым годом его позиции усиливаются. Важно отметить, что этому способствует деятельность Альянса RISC-V, который активно продвигает эту технологию» – отметил к.т.н. Антон Гаращенко (Сбер), модератор секции «Процессорные архитектуры, высокопроизводительные вычисления и системное ПО».
23 сентября, при поддержке Сбера прошла секция «Процессорные архитектуры, высокопроизводительные вычисления и системное ПО»
На секции был представлен ряд докладов по тематике RISC-V:
– Портирование RISC-V микроконтроллеров в операционную систему RIOT, Анастасия Сатина (НИУ ВШЭ (МИЭМ))
– Высокотоковый электронный регулятор на базе RISC-V микроконтроллера МИК32 Амур, Лев Шилов (АО «НПП «Исток» им. Шокина»)
– Добавление поддержки атомарных инструкций в RISC-V GPGPU Vortex, Шамиль Шаехмитов (СПбГУ)
– Реализация и сравнение различных видов BPU для микроконтроллера на архитектуре RISC-V, (дист.) Михаил Матвиенко (МФТИ)
– Автоматическая генерация универсальных декодеров RISC-V ISA на основе Unified Database, Степан Челомов (МФТИ)
– Инструмент Amphimixis для оценки готовности проектов к миграции на RISC-V с использованием LLM-агентов, Егор Бзычкин (СПбГУ)
– Построение проверяемой bootstrap-цепочки для архитектуры RISC-V, Виктор Тумилевич (НГУ)
– Масштабируемый учебно-исследовательский стенд удаленного доступа для исследования защищенного шлюза CAN – FD-Ethernet на базе архитектуры RISC-V и потоковой передачи телеметри, Михаил Везелев (НИУ ВШЭ)
– Технологии RISC-V: возможности для обучения, Александр Гаврилов (Альянс RISC-V)
«Мы видим, что RISC-V занял прочную позицию среди процессорных архитектур, причем, с каждым годом его позиции усиливаются. Важно отметить, что этому способствует деятельность Альянса RISC-V, который активно продвигает эту технологию» – отметил к.т.н. Антон Гаращенко (Сбер), модератор секции «Процессорные архитектуры, высокопроизводительные вычисления и системное ПО».